최신 멀티미디어 시스템은 고속 저전력 연산 장치를 요구하며, 특히 영상 처리 분야에서는 완전한 정확도보다 효율성이 중요합니다. 기존의 정밀 곱셈기는 정확하지만 전력, 지연, 하드웨어 복잡성 측면에서 상당한 오버헤드를 유발합니다. 이에 따라 정확도 제약을 완화하여 성능 향상을 추구하는 근사 컴퓨팅 패러다임이 주목받고 있습니다.
본 연구에서는 CNTFET 32nm 기술에 최적화된 전류 모드 논리 및 패스 트랜지스터 기법을 활용하여 새로운 4:2 및 7:2 근사 압축기 아키텍처를 제안합니다. 이 압축기들은 8x8 및 16x16 영상 처리 작업을 위한 2단계 및 3단계 Dadda 곱셈기에 통합되었습니다.
시뮬레이션 결과, 제안된 설계는 전력-지연 곱(PDP)과 트랜지스터 수를 크게 줄이면서도 PSNR 및 MSSIM 지표를 통해 경쟁력 있는 영상 품질을 유지함을 입증했습니다. 이는 연산 효율성과 지각적 정확도 사이의 균형 잡힌 절충점을 제공합니다.
이러한 결과는 에너지 제약이 있는 멀티미디어 시스템에 이상적인 솔루션을 제공하며, 고성능 영상 곱셈기 설계에 새로운 방향을 제시합니다.
에너지 소모가 큰 사물 인터넷(IoT) 기기의 확산에 따라 온칩 SRAM은 저전력화를 위한 중요한 발전을 거듭하고 있습니다. 본 연구는 쓰기 지연 시간을 크게 줄이기 위해 새로운 9-트랜지스터(9T) 쓰기 보조 읽기 분리(WARD) SRAM 비트셀을 제안합니다. 이 설계는 낮은 문턱 전압(VTH)의 쓰기 액세스 트랜지스터와 가상 접지(VGND) 보조 기술을 32nm CMOS 공정에서 활용하여 저전압 동작을 구현합니다.
제안된 WARD 9T 셀은 0.6V 동작 전압에서 기존 SRAM 비트셀 대비 쓰기 지연 시간을 크게 단축했습니다. 특히, 쓰기 ‘1’ 지연은 9T HFWA, 10T, 9T SB, 7T SE 셀 대비 최대 3.18배 감소했으며, 쓰기 ‘0’ 지연은 11T, 9T HFWA, 10T, 9T TRD, 9T SB, 7T SE 셀 대비 최대 1.5배 감소했습니다. 또한, 읽기 지연 시간도 11T, 8T PFC, 9T SB 셀 대비 최대 8.44배 감소하는 뛰어난 성능을 보였습니다.
WARD 9T SRAM 비트셀의 성능은 다양한 공급 전압, 공정 코너, 온도 범위에서 검증되었으며, 몬테카를로 시뮬레이션을 통해 트랜지스터 불일치에 대한 문턱 전압 변화의 영향도 분석했습니다. 30mV 시그마 문턱 전압 변화에 대해 2k 데이터 포인트와 세 가지 온도 조건에서 쓰기 마진 및 쓰기 ‘1’ 지연과 같은 주요 파라미터가 검증되었습니다.
이 연구는 기존 SRAM 셀들과의 비교 분석을 통해 WARD 9T 셀의 우수한 성능을 입증했습니다. 이는 저전력 IoT 기기 및 에너지 효율적인 기술 발전에 기여할 수 있는 중요한 설계 개선을 제시합니다.
