멤리스터 교차점(crossbar)에서 유선 저항은 기하학적 구조에 따라 전압 감쇠를 유발하여 아날로그 행렬-벡터 곱셈(MVM) 성능을 저하시키며, 기생 누설 경로(sneak path)는 어레이 크기 증가에 따라 출력 전류를 왜곡합니다. 본 연구는 수평 및 수직 상호 연결과 기생 전도를 모두 고려하는 폐쇄형 분산 선 저항 모델을 개발하여, 명시적인 노드 전압 프로파일과 상호 연결 손실이 유효 컨덕턴스 행렬을 어떻게 변형시키는지에 대한 분석적 설명을 제공합니다.
이 예측 프레임워크를 활용하여 연산은 전적으로 아날로그 방식으로 유지되며, 두 가지 저비용 보정 전략이 도입되었습니다. 첫째, 분석적으로 계산된 유선 저항 오차로부터 직접 도출된 기하학적 구조를 인지하는 프로그래밍된 컨덕턴스 조정 방식입니다. 둘째, 주변 회로 수정 없이 잔류 공간 비균일성을 억제하는 4-구성 대칭 평균화 방식입니다.
교차점 어레이에 대한 회로 및 태스크 수준 평가 결과, 보상 후 MVM 오류는 제한적이며 어레이 크기에 비례하여 증가하지 않음이 확인되었습니다. 또한, 기본 어레이 블록당 4회의 MVM이라는 일정한 보정 오버헤드로 정확도가 유지됨을 최대 어레이에서 검증했습니다.
문제 클래스를 고정함으로써 보정 목표는 분석적으로 계산되고 재사용되어 반복적인 튜닝을 예측 가능한 연산으로 대체하며, 대규모에서 신뢰할 수 있는 아날로그 인메모리 컴퓨팅을 가능하게 합니다.
폰 노이만 아키텍처는 데이터 집약적인 AI 애플리케이션에서 메모리 병목 현상에 직면해 있습니다. 멤리스터 기반 CIM(Computing-in-Memory)은 데이터 이동을 줄이는 유망한 대안이지만, 기존 아날로그 CIM은 잡음, 누설 전류, 소자 편차, 그리고 고해상도 ADC의 면적 및 전력 오버헤드에 취약합니다.
본 연구는 3비트 부호화된 가중치 저장을 위한 1T3R(1-Transistor-3-Resistor) 비트 슬라이싱 방식을 활용한 회로도 수준의 디지털 근접 메모리 컴퓨팅 아키텍처를 제안합니다. 각 가중치는 2의 보수 표현을 사용하여 3개의 이진 멤리스터 상태에 매핑되며, 감지된 디지털 출력은 저비트 파이프라인 MAC(Multiply-Accumulate) 및 ReLU(Rectified Linear Unit) 백엔드에서 처리됩니다. 이 설계는 고해상도 아날로그 전류 판독을 피하고 주요 연산을 소형 디지털 로직으로 전환합니다.
멤리스터 어레이, 쓰기 금지 및 읽기 제어 방식, 디지털 처리 블록은 Cadence Virtuoso에서 SkyWater 130nm PDK를 사용하여 회로도 수준에서 구현 및 기능 검증되었습니다. 개발된 Python 시뮬레이션 프레임워크를 통해 하드웨어 비이상성을 반영한 MNIST 시뮬레이션 결과, 제안된 아키텍처는 3비트 가중치 및 2비트 입력 제약 조건에서도 분류 기능을 유지함을 확인했습니다.
본 연구는 디지털 근접 메모리 컴퓨팅의 실현 가능성을 보여주며, 향후 레이아웃 구현 및 검증을 통해 전력, 성능, 면적 효율성을 더욱 최적화할 수 있는 기반을 마련합니다.
