가역 베다 승산기 설계 및 합성
현대 통신 애플리케이션의 발전은 곱셈 연산 성능 향상을 요구합니다. 베다 수학 기반의 곱셈기는 기존 방식 대비 입력 비트 수가 많아도 전파 지연이 적다는 장점이 있으며, 특히 Urdhva Tiryagbhyam 수트라를 활용한 방식은 병렬 처리를 통해 지연을 더욱 줄일 수 있습니다. 구현 방식에 따라 면적과 전력 소모 측면에서도 기존 곱셈기보다 효율적일 수 있습니다. 본 연구에서는 저전력 고속 디지털 회로 개발을 목표로, 5가지 가역 가산기(RRCA, RCLA, RCSA, RCSKA, RCSLA)를 활용한 고속 64비트 가역 베다 승산기를 제안합니다. 가역 논리 최적화와 베다 승산기를 결합하여 성능을 극대화하고자 했습니다. 제안된 n비트 가역 베다 승산기는 Xilinx Vivado 2019.1에서 시뮬레이션되었고, Cadence EDA 툴을 사용하여 90nm 및 180nm 공정 기술로 합성되었습니다. 제안된 2비트 가역 승산기를 사용한 16비트 가역 베다 승산기는 기존 연구 대비 전파 지연을 24~28% 감소시켰습니다. 또한, 기존 2비트 가역 승산기를 사용한 16비트 가역 베다 승산기는 레퍼런스 연구 대비 면적을 53%, 전력을 52% 절감하는 효과를 보였습니다. 마찬가지로, 제안된 32비트 가역 베다 승산기는 기존 연구 대비 15% 향상된 지연 성능을 제공하며, 면적은 53%, 전력은 45% 절감하는 우수한 결과를 나타냈습니다. 이는 저전력 고속 통신 시스템 구현에 기여할 수 있는 중요한 진전입니다.